基于P2020 處理器局部總線鎖存處理分析

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摘要：局部總線接口是P2020處理器應(yīng)用場(chǎng)景較多的接口之一，為了節(jié)省芯片管腳數(shù)量，P2020芯片對(duì)局部總線進(jìn)行了地址數(shù)據(jù)管腳復(fù)用，因此，硬件需要設(shè)計(jì)鎖存器來(lái)區(qū)分地址和數(shù)據(jù)信號(hào)。當(dāng)使用FPGA實(shí)現(xiàn)鎖存器功能時(shí)，如果不考慮FPGA布線帶來(lái)的時(shí)序誤差，容易出現(xiàn)鎖存地址出錯(cuò)的情況，文章通過(guò)分析P2020 處理器局部總線鎖存功能，結(jié)合邏輯時(shí)序分析，設(shè)計(jì)了一種同步鎖存處理的邏輯方案，對(duì)地址信號(hào)鎖存時(shí)進(jìn)行時(shí)鐘同步設(shè)計(jì)，最終使邏輯實(shí)現(xiàn)鎖存器達(dá)到穩(wěn)定鎖存地址的效果。（剩余3594字）